韩国半导体工程师学会猜测：到2040年芯片制程将打破至02纳米

　　IT之家 12 月 25 日音讯，韩国半导体工程师学会在其发布的《2026 年半导体技能道路 年硅基半导体技能的开展猜测。三星近期才刚推出全球首款 2 纳米全盘绕栅极（GAA）芯片 ——Exynos 2600，而道路 年半导体电路制程将打破至 0.2 纳米，正式迈入埃米级（Å）技能年代。不过，从当下到未来的 15 年间，职业仍需霸占许多难题，完成 1 纳米以下晶圆制程的方针道阻且长。

　　据 ETNews 报导，该技能道路图的中心方针是助力提高半导体范畴的长时间技能与工业竞争力、推进学术研究落地、完善人才教育练习体系。道路图要点聚集九大中心技能方向，分别为：半导体器材与制作工艺、人工智能半导体、光互连半导体、无线衔接半导体传感器、有线衔接半导体、功率集成电路模块（PI M）、芯片封装技能和量子核算。

　　据IT之家了解，现在，三星的 2 纳米 GAA 技能代表着全球光刻制程的顶配水平。据悉，这家韩国科技巨子已在规划该工艺的迭代晋级计划：不只完成了第二代 2 纳米 GAA 工艺节点的根底规划，还计划在两年内落地第三代 2 纳米 GAA 技能 ——SF2P + 工艺。道路 纳米制程将选用互补场效应晶体管（CFET）的全新晶体管架构，并调配单片式 3D 芯片规划计划。

　　作为韩国下一代半导体制作范畴的领军企业，三星已组成专项团队，发动 1 纳米芯片的研制作业，方针在 2029 年完成量产。这些技能打破不只将应用于移动终端的体系级芯片（SoC），还将赋能存储芯片范畴：DRAM 内存的电路制程将从现在的 11 纳米缩减至 6 纳米；高带宽内存（HBM）则有望完成跨越式晋级，从现有的 12 层堆叠、2TB/s 带宽，提高至 30 层堆叠、128TB/s 带宽。

　　在 NAND 闪存范畴，SK 海力士已研制出 321 层堆叠的 QLC 技能，而技能道路图猜测，未来该范畴将完成 2000 层堆叠的 QLC NAND 闪存。此外，当时的人工智能处理器算力最高可达 10 TOPS（每秒万亿次运算），道路 年后的 AI 芯片将完成算力大幅跃升：用于模型练习的芯片算力可达 1000 TOPS，用于推理使命的芯片算力也将到达 100 TOPS。回来搜狐，检查更加多